NAND Flash为什么越做越小越容易漏电？n-p结浮栅、存储窗口与3000次循环解析

NAND Flash越做越小，真正困难的并不只是把线宽继续缩短。传统浮栅存储器依靠Floating Gate保存电子，并通过Threshold Voltage区分逻辑状态，但随着隧穿氧化层、浮栅和控制栅之间距离不断缩小，电荷泄漏和氧化层损伤会越来越明显。一个比较有意思的解决思路，是不引入新的高介电材料，也不大幅改变现有制造结构，而是在多晶硅浮栅内部直接构建n-p结。研究人员在300 mm硅晶圆上比较了传统n+浮栅、pn型浮栅和np型浮栅，其中底部n+、顶部p+的np型结构利用内部耗尽区和能垒提高电荷保持能力。虽然其片电阻约为传统结构的2.1倍，但编程阈值窗口提高约1.2倍，而且经过3000次编程/擦除后仍保持与传统浮栅接近的退化水平。本文重点解释为什么“电阻变大”反而可能有利于存储、n-p结如何抑制漏电，以及这种不更换材料的设计为什么对现有Flash制造工艺具有现实意义。

Flash Memory最基本的工作逻辑并不复杂：把电子存进Floating Gate，或者把电子从Floating Gate移走，再通过Threshold Voltage的变化区分“0”和“1”。

传统Floating Gate通常由导电Polysilicon构成，它被绝缘层包围，并不直接连接外部电极。写入时，电子通过Tunneling Oxide进入浮栅；擦除时，电子再从浮栅离开。

真正决定Memory Cell是否好用的，不只是“能不能存进去”，还包括写入速度、擦除速度、电荷能保存多久，以及经历很多次Program/Erase以后氧化层会不会越来越容易漏电。

为什么Flash缩小以后，漏电反而越来越难处理？

半导体产业不断追求更高Density，同样Chip Area里希望放下更多Memory Cell。

要做到这一点，就必须减小Floating Gate、Control Gate、Tunnel Oxide以及各层之间的距离。

问题是，当这些结构越来越薄以后，原本用于隔离电荷的Dielectric Layer也会承受越来越高的局部电场。

Program和Erase重复进行时，Tunneling Oxide会逐渐受到Damage，最终增加Charge Leakage。

这也是为什么2D NAND进入十几纳米节点以后越来越难继续依赖传统平面Scaling，产业才开始转向3D NAND，通过垂直方向堆叠Cell增加Density。

除此之外，ReRAM、PCRAM、FeRAM和MRAM等新型Nonvolatile Memory也长期受到关注。

但一个现实问题始终存在：

如果能在不引入新材料、不增加污染风险、也不大幅增加工艺复杂度的情况下改善传统Flash结构，制造价值会非常高。

这项设计没有换材料，而是在Floating Gate内部做了一个结

实验提出了两种新的Polysilicon Floating Gate：

pn-type：底部p+，顶部n+。

np-type：底部n+，顶部p+。

两种结构的Bottom-to-top Thickness Ratio都约为：

1:3。

与此同时，还保留一个传统Single n+ Polysilicon Floating Gate作为Control Split。

器件是在p-type 300 mm Silicon Wafer上制造。

典型Memory Cell仍然包括：

Silicon Substrate。

Tunneling Oxide。

Floating Gate。

Inter-polysilicon Dielectric，也就是IPD。

Control Gate。

所以它没有彻底推翻传统Floating Gate架构，而是把变化集中在第一层Polysilicon本身。

为什么n-p结会在浮栅内部形成一个天然势垒？

p-type和n-type Semiconductor接触以后，会形成Depletion Zone。

在这个区域里，可自由移动的Carrier数量明显下降，因此Electrical Resistance会增加，同时形成Built-in Potential Barrier。

传统n+ Polysilicon Floating Gate内部没有这样的Junction。

而pn或np Floating Gate内部存在：

p+ / n+ Interface。

于是存入Floating Gate的Electron不再面对一个完全均匀的Polysilicon Region，而需要受到Junction Band Structure的影响。

这项设计的核心不是简单“增加电阻”，而是在Floating Gate内部人为建立一个能量势垒，让电子更容易留在靠近Tunnel Oxide的一侧，同时更难向Control Gate方向泄漏。

np-type结构的Bottom是n+ Polysilicon，靠近Tunneling Oxide；Top是p+ Polysilicon，靠近Inter-polysilicon Dielectric。

这样设计的逻辑很直接：

底部n+区域更适合Electron Storage。

顶部p+区域则提供更高的Energy Barrier。

因此电子既能比较顺利地通过Tunneling Oxide写入，又不容易继续向上泄漏。

300 mm晶圆上的结构是否真的做出来了？

TEM截面可以清楚看到np-type Floating Gate内部存在上下两个不同区域。

Bottom-to-top Thickness Ratio约：

1:3。

SIMS Depth Profile进一步显示：

顶部p+ Polysilicon厚约：

60 nm。

底部n+ Polysilicon厚约：

20 nm。

n-type和p-type Polysilicon的Dopant Concentration分别约：

1×10¹⁹ cm⁻³

和：

1×10²¹ cm⁻³。

实验采用高温CVD Boron-doped Polysilicon以及Furnace Phosphorus-doped Polysilicon工艺，在约500℃条件下按不同顺序形成pn或np结构。

也就是说，这不是停留在TCAD里的概念结构，而是在300 mm Wafer Manufacturing Flow中实际制备并测试。

为什么新结构的片电阻更高，反而并不一定是坏事？

Sheet Resistance结果显示：

pn-type Floating Gate：

约为Conventional Floating Gate的：

1.7倍。

np-type Floating Gate：

约2.1倍。

在普通金属互连里，Resistance变大显然不是好事。

但Floating Gate的主要任务不是承担大Current。

它的核心任务是：

把Electron存住。

因此一个高Resistance的内部Depletion Region，只要没有明显拖慢Program/Erase，就可能反而帮助Retention。

pn和np为什么会出现完全不同的存储行为？

Programming时，Control Gate施加Positive Bias。

电子穿过Tunneling Oxide进入Floating Gate。

对于pn-type Floating Gate，加入Electron以后，内部p-n Junction倾向于形成更明显的Reverse Bias，Depletion Region扩大。

这样Top n+区域能够用于储存Electron的Effective Volume反而缩小，因此Total Stored Charge下降。

np-type则正好相反。

加入Electron以后，n-p Junction更倾向于Forward Bias，Depletion Region收缩，Bottom n+区域可用于Charge Storage的空间扩大。

结果：

np-type Floating Gate能够保存更多电子。

更关键的是Bottom n+区域就在Tunneling Oxide上方。

Program时电子更容易进入这个区域。

Top p+区域则靠近IPD，形成更高Energy Barrier，因此能够减弱向Control Gate方向的Charge Leakage。

TCAD模拟看到了什么？

研究利用Technology Computer-Aided Design，也就是TCAD，对三种Floating Gate进行Charge Simulation。

Vg：

20 V

代表Programming State。

Vg：

0 V

代表Retention State。

传统Single n+ Floating Gate从20 V切换到0 V以后：

Charge Distribution基本不发生明显重分布。

pn和np Floating Gate则会因为Junction和Space Charge存在而发生Charge Redistribution。

其中np-type在Vg=20 V时能够存储更多Charge，切换到Vg=0 V以后，Bottom n+区域仍能够保留更多Electron，同时Top p+区域也保留部分Charge。

由于Top p+离Tunneling Oxide更远：

这部分Electron更加不容易通过Tunnel Oxide泄漏。

所以TCAD给出的结果和器件设计逻辑是吻合的。

真正影响Flash读取的是Memory Window，而不是单独一个阈值数字

Threshold Voltage，Vth，可以理解为Device进入Strong Inversion所需要的Gate Voltage。

对于Flash Memory：

电子存入Floating Gate以后：

Vth发生变化。

不同Charge State之间的Threshold Voltage Difference：

就是：

Memory Window。

例如一个状态为4 V，另一个状态为2 V：

Memory Window就是：

2 V。

如果两个状态分别只有3 V和1.5 V：

Window为：

1.5 V。

通常Window越大：

读取时“0”和“1”之间越容易区分。

np-type Floating Gate性能真正提高多少？

测试结果显示：

np-type Floating Gate的Programming Threshold Voltage：

约为Traditional Control Split的：

1.2倍。

同时明显高于pn-type Structure。

其Erasing Voltage：

则与Conventional Floating Gate比较接近。

这里最重要的是：

它并不是通过把Programming Voltage无限提高来换取Memory Window。

因为那样会加剧Tunneling Oxide Stress。

np型浮栅的优势在于：

内部Band Structure和Charge Distribution发生变化以后：

提高了有效Charge Storage和Retention。

与此同时Erasing Voltage仍然保持接近传统结构。

3000次Program/Erase以后，结果有没有崩掉？

这是判断这种结构有没有实际意义的一步。

如果一开始Vth很好看：

但经过几百次Program/Erase以后快速Degeneration：

那对Nonvolatile Memory意义有限。

实验进行了：

3000 cycles。

结果显示：

np-type Floating Gate：

在Programming和Erasing Operation Degeneration方面：

明显优于pn-type。

同时：

和Conventional Floating Gate保持接近。

这说明虽然np-type具有更高Programming Threshold：

但并没有因此产生额外严重的Tunnel Oxide Leakage。

“Vth更高，但3000次循环退化没有比传统结构更严重”是这项工作非常关键的一组结果，因为它说明性能提升没有简单建立在更严重的氧化层损伤之上。

为什么“不引入新材料”对半导体制造非常重要？

在实验室里：

加入一种新High-k Dielectric。

换一种Floating Gate Material。

或者增加一个新Barrier Layer。

都可以设计出很多新型Memory Structure。

但进入Semiconductor Fab以后：

问题会完全不同。

一个新材料意味着：

Contamination Risk。

New Tool Requirement。

Process Qualification。

Thermal Budget变化。

Yield Risk。

以及：

整条Production Line重新验证。

这项np-type Floating Gate仍然基于：

Polysilicon + Conventional Doping Process。

也就是通过Boron和Phosphorus掺杂顺序调整形成Internal Junction。

因此它最大的Manufacturing Advantage之一就是：

不需要为了这个设计引入完全新的材料体系。

如果Charge Leakage进一步下降：

理论上IPD还可以继续做薄。

甚至在更激进的结构设计中：

减少Floating Gate Sidewall周围部分Dielectric Requirement。

这样整个Gate Stack就有机会进一步Compact。

这项结果和今天的3D NAND是什么关系？

需要注意：

这项研究不是在说：

“np Floating Gate可以替代现代所有3D NAND结构”。

现代3D NAND的Cell Architecture、Charge-trap设计、Layer Stacking和Manufacturing Flow已经非常复杂。

这项工作的意义更接近：

利用Junction Engineering改善传统Floating Gate内部Charge Retention。

它体现的是一种器件设计思路：

当Physical Scaling越来越困难以后：

不一定每次都必须：

换材料。

换架构。

或者增加新的Dielectric。

也可以通过：

Doping Profile和Band Engineering

改变内部Charge Behavior。

AI和人工智能可以怎样用于这类半导体器件研究？

原研究本身使用的是TCAD Simulation，并不是Artificial Intelligence研究。

但今天器件参数空间越来越大。

例如：

n+/p+ Thickness Ratio。

Doping Concentration。

Junction Position。

Tunnel Oxide Thickness。

IPD Thickness。

Programming Voltage。

Thermal Budget。

这些变量都可能同时影响：

Vth。

Retention。

Leakage。

Program Speed。

Endurance。

如果积累足够TCAD和Wafer Test数据，可以使用Machine Learning建立：

Process Parameter → Band Structure → Leakage → Memory Window → Reliability

的预测模型。

这种方式比较适合用于Process Optimization和Design-space Exploration，而不是为了增加关键词把传统Flash器件论文硬包装成“AI芯片研究”。

SCI发表辅导：半导体存储器文章真正应该怎样建立逻辑？

NAND Flash、非易失性存储器、Floating Gate、3D NAND、TCAD、器件可靠性和半导体制造都是电子材料与器件领域常见的研究方向。

真正投稿时，如果只写：

“np结构Vth提高了20%。”

通常并不足以解释为什么。

更完整的逻辑应该回答：

为什么Doping Sequence会改变Band Structure？

Depletion Zone究竟怎样影响Charge Storage？

为什么Sheet Resistance变高却没有明显影响Memory Operation？

Programming Threshold提高以后有没有增加Tunnel Oxide Leakage？

TCAD和Wafer Test是否互相支持？

Endurance和Retention有没有同时验证？

新结构是否需要额外Material或Process Module？

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FAQ：NAND Flash浮栅与n-p结结构常见问题

Q1：什么是Floating Gate？

Floating Gate是被绝缘层包围的导电存储层，通过保存电子改变Memory Cell的Threshold Voltage，从而表示不同逻辑状态。

Q2：为什么Flash越做越小越容易漏电？

随着Tunnel Oxide和Gate Stack尺寸缩小，电场和反复Program/Erase对氧化层的影响更加明显，电子更容易通过缺陷或隧穿路径泄漏。

Q3：pn-type和np-type Floating Gate有什么区别？

pn-type底部为p+、顶部为n+；np-type则底部n+、顶部p+。两者形成的结方向不同，因此在Programming状态下Depletion Zone和Charge Distribution不同。

Q4：为什么np-type表现更好？

Bottom n+区域靠近Tunnel Oxide，有利于电子注入和存储；Top p+区域形成较高Energy Barrier，有助于减少电子向Control Gate方向泄漏。

Q5：np-type浮栅片电阻为什么更高？

内部n-p结形成Depletion Zone，缩窄有效导电路径，同时顶部p+区域Hole Mobility低于n+中的Electron Mobility，因此片电阻增加到传统结构约2.1倍。

Q6：片电阻变高会不会导致存储器性能变差？

不一定。Floating Gate的主要任务是保存电荷，并非传输大电流。只要Program/Erase性能没有明显受损，内部较高阻抗反而可能有助于Charge Retention。

Q7：什么是Memory Window？

不同存储状态之间的Threshold Voltage Difference通常称为Memory Window。窗口越大，读取时不同逻辑状态越容易区分。

Q8：np-type Floating Gate提高多少？

研究中其Programming Threshold Voltage约为传统Floating Gate的1.2倍，同时Erasing Voltage仍保持与传统结构接近。

Q9：3000次循环以后会明显退化吗？

np-type结构经过3000次Program/Erase以后表现明显优于pn-type，整体退化程度与传统Floating Gate接近，没有显示出额外严重Tunnel Oxide Leakage。

Q10：这项结构需要新材料吗？

不需要。主要仍采用多晶硅和传统B、P掺杂工艺，通过改变掺杂顺序在Floating Gate内部形成n-p Junction。

Q11：这项结构就是现代3D NAND吗？

不是。它主要研究Floating Gate内部Junction Engineering和Charge Retention机制，不能直接等同于现代复杂3D NAND量产架构。

Q12：AI可以用于Flash Memory器件设计吗？

可以。机器学习可结合TCAD和Wafer Test数据优化掺杂浓度、结构尺寸、氧化层厚度和Programming Condition，但仍需要真实器件实验验证。

结语

这项Floating Gate研究最值得注意的地方，并不是简单把Threshold Voltage提高了约20%。

真正有意思的是：

它没有增加新的High-k Material。

没有换掉Polysilicon。

也没有彻底改变传统Gate Stack。

而只是重新设计了Floating Gate内部的Doping Sequence。

传统结构是：

Single n+ Polysilicon。

np-type则变成：

Bottom n+ + Top p+。

中间形成n-p Junction。

这个Junction产生Depletion Zone和Built-in Potential Barrier。

虽然Sheet Resistance因此提高到传统Floating Gate的约：

2.1倍。

但Floating Gate本来就不是大电流Interconnect。

更重要的是：

电子进入Bottom n+区域以后：

顶部p+区域可以提供更高Energy Barrier。

让Electron更加不容易向Control Gate方向Leakage。

TCAD Simulation也显示：

np-type Structure能够在Programming和Retention状态下保存更多有效Charge。

最终Wafer Test显示：

Programming Threshold Voltage：

约为Traditional Floating Gate的：

1.2倍。

而Erasing Voltage：

依然接近传统结构。

经过：

3000次Program/Erase Cycles

以后：

np-type Structure没有出现比传统Floating Gate更明显的Operation Degradation。

这说明它并不是通过牺牲Tunnel Oxide Reliability简单换取更大的Memory Window。

从半导体制造角度看，这也是它最实际的一点：

它仍然使用现有Polysilicon和Doping Technology。

没有明显增加New-material Contamination Risk。

如果这种Internal Junction能够继续降低Charge Leakage，就有机会进一步减薄部分Dielectric Layer，使Gate Structure更加Compact。

对于已经进入3D NAND时代的存储器产业来说，这项研究未必直接决定下一代量产架构，但它提供了一种很有代表性的器件设计思路：

当几何尺寸越来越难继续缩小时，还可以通过掺杂、能带和内部结结构重新设计电子“愿意待在哪里”，而不是只依赖把材料做得更薄。